verilog tips

1.  任何没有定义类型的变量和input output变量，都会被默认为wire型变量。
2. 如果引用一个module，module一有很多的port，那么在实际调用的时候，可以使用formal_name(actual_name)这种结果来规定port名字和实际port的对应。
3. 用#来标注delay如 wire #1 a ;
4. 用@来标注事件如：always @ (.....)
5. initial是只执行一次，always是循环执行
6. 在begin end里，reg变量用<=赋值
7. 形如reg [7:0] mem [255:0]的结构的意思是，256个8位的寄存器，即后面的数表示变量的个数，第一个数才是变量的位宽。
8. 阻塞赋值和非阻塞赋值，简单理解就是always block里适合用 reg来进行并行逻辑,即“<=”进行赋值，而顺序逻辑则是用wire，“=”来进行赋值。